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VHDL-程序包及函数

绿茶 — Sun, 20 Jul 2008 07:59:00 GMT

程序包
VHDL引入程序包的结构，使一些通用的对象、数据类型及子程序能被其他程序的实体共同使用
一个程序包由两大部分组成：程序包说明和程序包体。程序包体是一个可选项一般情况，程序包说明列出所有项的名称，而程序包体给出各项的细节。

程序包说明
通常的常量、信号数据类型及子类型的数据范围、函数和过程等说明的集合，称程序包说明。
下述内容中只要是通用的全局量，都可以在程序包中加以说明。
对象（常量、变量、信号）的数据类型说明
对象（常量、变量、信号）子类型的数值范围说明
函数与过程说明
元件语句说明
信号连接说明
延时常量说明
文件说明
设计者自定义的属性说明

程序包说明格式如下：
package 程序包名 is
         说明语句；
end    程序包名；
程序包名：设计者自定义便于记忆的标识符
说明语句：包括各种类型的说明语句

程序包体
描述函数和过程功能的函数体与过程等的集合称程序包体
程序包说明中，定义了数据类型和子程序中的函数、过程说明，而程序包体中才具体地描述该函数、过程功能的语句和数据的赋值。
程序包体格式：
package body 程序包名 is
              顺序语句；
end 程序包名；
程序包名：与程序包说明中的程序包名相同
顺序语句：描述函数、过程及其他功能的程序流

子程序——过程
VHDL中，所谓子程序指主程序调用它后能将处理结果返回主程序的程序模块。
VHDL语言中，子程序有两种类型，过程（procedure）和函数（function）。
他们的区别：
1、过程可具有多个返回值，而函数只能有一个
2、过程通常用来定义一个算法，而函数往往用来产生一个特定的值
3、过程中的参数可具有3种端口模式：in、out、inout，而函数中的参数只能具有一直端口模式：in

过程的书写结构
对于VHDL子程序来说，它通常包括子程序说明部分和子程序定义部分。
其中，子程序说明部分定义了其他设计调用子程序的接口；子程序定义部分则描述该子程序具体功能的实现。
因此，通常将子程序说明部分和子程序定义部分的书写结构分别介绍

在VHDL中，过程说明部分的书写结构：
procedure：过程名
（对象类型1 参数名1：端口模式1 数据类型1；
对象类型2 参数名2：端口模式2 数据类型2；......）；
过程说明部分以保留字“procedure”开始，紧跟着的是过程名；然后是过程的参数列表。参数列表中的每个参数包括它的对象类型、参数名、端口模式及数据类型，其中对象类型、端口模式是可选项。

在VHDL语言中，过程定义部分
procedure 过程名
（对象类型1 参数名1：端口模式1 数据类型1；
对象类型2 参数名2：端口模式2 数据类型2；......）is
过程说明部分；
begin
过程顺序语句部分；
end 过程名；

可以看出，过程定义部分仍以保留字“procedure”开始，紧跟其后的是过程名；接下来是过程参数列表；然后以保留字“is”开始过程的说明部分，它主要是对过程中要用到的变量、常量和数据类型进行说明，并且说明只对该过程可见；接下来是以保留字“begin”开始的顺序语句部分，用来描述过程的具体功能；最后以“end”结尾。

参数列表中：每个参数包括它的对象类型、参数名、端口模式以及数据类型
参数的对象类型包括：常量、信号、变量
参数名是用来表示参数的唯一标识
端口模式：包括in、out、inout
若过程中没有指明参数的对象类型，那么参数的对象类型将默认为一个变量

过程定义在程序包中的定义规则为：过程说明部分书写在程序包的说明部分，过程定义部分书写在程序包体部分

过程定义在结构体中：即将过程定义部分书写在结构体的说明部分，然后在结构体进程语句里调用

函数

函数包括：函数说明部分和函数定义部分
函数说明部分定义了主程序调用函数的接口
函数定义部分描述了该函数具体逻辑功能的实现
函数的书写结构
function 函数名
（对象类型1 参数名1； in 数据类型1；
   对象类型2 参数名2； in 数据类型2；......） return 数据类型；
其中对象类型和端口模式in是可选项

函数定义部分书写结构
function 函数名
（对象类型1 参数名1； in 数据类型1；
   对象类型2 参数名2； in 数据类型2；......） return 数据类型 is
     函数说明部分：
begin
        函数顺序语句部分；
return（参数值）；
end 函数名；
函数参数的对象类型只能包括常量和信号：参数的端口模式只能是in，因此参数端口模式可以省略。
函数的返回值只能有一个。

函数定义在程序包中：函数说明部分书写在程序包说明部分，函数定义部分书写在程序包体部分。如果需要使用程序包中定义的函数，那么只需要通过use语句使其对设计实体可见。

函数定义在结构体中：只需将函数定义部分书写在结构体说明部分即可。然后在结构体中调用这个函数。

绿茶 2008-07-20 15:59 发表评论

VHDL的基本语句-顺序描述语句

绿茶 — Thu, 17 Jul 2008 13:59:00 GMT

顺序描述语句
信号赋值语句和变量赋值语句
目标信号<=表达式；
目标变量：=表达式；
信号的说明只能在VHDL语言程序的并行部分进行说明（如在结构体的说明部分），但可以在VHDL语言的并行和顺序不愤怒同时使用。
变量说明和赋值语句只能在VHDL的顺序部分进行说明和使用，即只能出现在进程、过程和函数中
信号赋值和变量赋值语句有一定相似性，但不同点也是有的：对信号赋值语句来说，信号赋值的执行和信号的更新至少有delta的延时，否则保持原状态；对于变量赋值语句来说，变量赋值语句执行后立即得到新值。

条件语句
if语句
在VHDL语言中，if语句是具有条件控制功能的语句，它根据制定的条件及其条件是否成立来确定语句的执行顺序。
if语句格式：
if 条件1 then
    第一组顺序语句；
elseif 条件2 then
    第二组顺序语句；
elseif 条件n then
    第n组顺序语句；
esle 第n+1组顺序语句；
end if；

if语句的每个条件都是一个布尔表达式，返回值为布尔型。每个分支可以有一个或多个顺序语句。

if条件的另外两种形式：
（1）
if 条件 then
   顺序语句；
end if；

（2）
if 条件 then
   顺序语句；
else
   顺序语句；
end if；

case语句
case语句是根据条件表达式的值执行由符号“=>”所指的一组顺序语句。
case语句语法：

case 条件表达式 is
    when 条件表达式的值 =>一组顺序语句；
    ...
    when 条件表达式的值 =>一组顺序语句；
    when others =>一组顺序语句；
end case；

if条件是有序的，先处理最起始、最有限的条件，后处理次优先的条件。
case语句是无序的，所有条件表达式的值都并行处理。
case语句中条件表达式的值必须列举穷尽，又不能重复，不能穷尽的条件表达式的值用others表示

循环控制语句
loop语句
loop语句使用程序进行有规则的循环，循环次数由迭代算法或其他数据
for loop循环语句
for loop循环，是loop循环语句的一种基本形式，执行有限次循环。格式如下：
循环标号：for 循环变量 in 范围 loop
                           顺序处理语句；
                    end loop 循环标号；
循环标号：for loop 循环语句的标识符。
循环变量：整数变量，循环变量的值在每次循环中都发生变化。循环变量不需另加说明，在循环体中可读不可写。
范围：离散范围，是循环变量在循环过程中依次取值的范围，实际上限制了循环次数。
顺序处理语句：循环体，是一组顺序语句。
for loop循环执行时，该循环变量从指定变量范围内每取一个之进行一次循环，取完范围内全部指定值，结束循环。

while loop循环语句
while loop循环是loop循环的另外一种形式
循环标号：while 条件表达式 loop
                   顺序处理语句
                   end loop 循环标号；
循环标号用来作为该while loop循环语句的标识符。
while后面的条件表达式是布尔表达式。while loop循环语句在每次执行前要先检查条件表达式的值，当条件表达式的值为true时，就执行循环体中的顺序处理语句，执行完毕好返回到该循环的开始，然后再次检查条件表达式的值；若表达式值为false，那么结束循环并转而执行while loop后的语句。

next跳出循环语句
在loop中，next语句用于跳出本次循环，转入下次循环，并重新开始。
next 循环标号 when 条件表达式；
其中循环标号用来表明结束本次循环后下一次循环的起始位置；
条件表达式的值为布尔量，是跳出本次循环的条件，条件表达式的值为真时，跳出本次循环
循环标号和条件表达式是可选项。当next后无循环标号和条件表达式时，要执行到该语句就立即无条件跳出本次循环，从loop语句的起始位置进入下一次循环。

exit退出循环语句
在loop中，exit语句在循环体内用来描述退出循环并结束循环这一功能。
exit 循环标号 when 条件表达式；
when后的条件表达式是布尔表达式，exit退出循环语句在条件表达式为真时，退出循环标号指定的循环体。
exit退出循环语句when后面的条件表达式可以缺少，成为无条件退出循环语句
exit 循环标号；
当遇到无条件退出循环语句时，立即从循环标号指明的循环体中退出

exit退出循环语句后的循环标号也可缺少，成为默认无条件退出循环语句时，立即从exit所在的循环体中退出。
exit

null语句
在VHDL语言中，null表示一种站空操作，它不进行任何操作，执行该语句只是使VHDL语言程序去执行下一个语句。
语法简单：null；即可
null常出现在case中，它用来表示case语句中所剩余的条件选择值下的操作行为，从而能够满足case语句对条件选择值全部列举的要求

绿茶 2008-07-17 21:59 发表评论

VHDL的基本语句-并行描述语句

绿茶 — Thu, 17 Jul 2008 13:55:00 GMT

VHDL的并行语句用来描述一组并发行为，它是并发执行的，与程序的书写顺序无关。

进程语句
进程语句包含在结构体中，一个结构体可以有多个进程语句，多个进程语句间是并行的，并可访问结构体或实体中定义的信号。因此进程语句称为并行描述语句。

进行语句结构内部所有语句都是顺序执行的
进程语句的启动是由process后敏感信号表中所标明的敏感信号触发来的。
各进程间的通信是由信号来传递的
语法如下：
标记：process（敏感信号表）
                          变量说明语句；
begin
                           一组顺序语句；
end process 标记；

标记：为进程标号
敏感信号表：是进程用来读取所有敏感信号（包括端口）的列表。
变量说明：主要包括变量的数据类型说明、子程序说明等
从begin到end process之间是一组顺序执行语句。

敏感信号表
所谓敏感信号表：就是用来存放敏感信号的列表。在进程语句中，敏感信号指那些发生改变后能引起进程语句执行的信号。敏感信号表中可以使用一个或多个信号，当其中一个或多个信号值改变时，就在进程内部引起语句执行。敏感信号表也可忽略，但程序中必须有其他形式的敏感信号激励。例如wait、wait for、wait until和wait on。

进程语句的启动
在VHDL语言中，进程有两种工作状态：等待和执行。当敏感信号表中的信号没有变化时，进程处于等待状态；当敏感信号表中的信号有变化时，进程处于执行状态
进程语句的同步
同一个结构体中不仅可以有多个进程存在，同一个结构体中的多个进程还可以同步。VHDL中通常采用时钟信号来同步进程，具体方法是：结构体中的几个进程共用同一个时钟信号来进行激励。

并发信号赋值语句
信号赋值语句在进程内部出现时，它是一种顺序描述语句。信号赋值语句在结构体的进程之外出现时，它将以一种并发语句的形式出现。它们在结构体中是并行执行的。需要注意的是，并发信号赋值语句是靠事件来驱动的，因此对于并发信号赋值语句来说，只有当赋值符号“<=”右边的对象有事件发生时才会执行该语句。

条件信号赋值语句
语法结构：
目标信号<=表达式1 when 条件1 else
                     表达式2 when 条件2 else
                     表达式3 when 条件3 else
                      ...
                     表达式n-1 when 条件n-1 else
                     表达式n；
VHDL语言程序执行到该语句时，首先要进行条件判断，之后才进行信号赋值。如果满足条件，就将该条件前面那个表达式的值赋给目标信号；如果不满足条件按，就继续判断，直到最后一个表达式，如果前面的条件均不满足就无条件的赋值给最后一个表达式，因为最后一个表达式赋值无需条件。

选择信号赋值语句
语法结构：
with 表达式 select
          目标信号<=表达式1 when 选择条件1，
                               表达式2 when 选择条件2，
                                ...
                                表达式n when 选择条件n；
该语句在赋值之前需要对条件进行判断，附和条件则赋值，否则继续判断，直到最后一个语句。选择赋值语句需要把表达式的值在条件中都列举出来。

元件例化语句
在VHDL中，引用元件或者模块的说明采用component语句，他的作用是在结构体说明部分说明引用的元件或者模块，是元件说明语句。
语法格式：
component 引用的元件名
                 generic 参数说明；
                 prot 端口说明；
                 end componet；
引用的元件名：是将一个设计现成的实体定义为一个元件，是已经设计好的实体名，用来制定要在结构体中使用的元件名称
如果结构体中要进行参数的传递，那么component语句中需要类属参数说明，是可选项；
引用元件端口的说明，是已经设计好的实体端口名表；
元件说明语句在architecture和begin之间。

元件例化语句
采用componet语句对要引用的原件进行说明后，为了引用的元件正确地嵌入到高一层的结构体描述中，就必须把被引用的元件端口信号于结构体中相应端口信号正确地连接起来，这就是元件例化语句要实现的功能。
语法结构：
标号名：元件名
                generic map（参数映射）
                prot map（端口映射）；
其中标号：是元件例化语句的惟一标识，结构体中的标号名应该是惟一的
generic map语句：它的功能是实现对参数的赋值操作，从而可以灵活地改变引用元件的参数，为可选项
prot map：它的功能是把引用元件的端口信号与实际连接的信号对应起来，从而进行元件的引用操作。
VHDL中，为了实现引用元件的端口信号与结构体中的实际信号相连接，往往采用两种映射方法：
1、位置映射方法：指port map语句中实际信号的书写顺序于componet语句中端口说明的信号书写语句顺序一致
2、名称映射方法：指在port map中将引用的元件的端口信号名称赋值给结构体中要使用例化元件的各个信号
（名称映射语句的书写要求不是十分严格，只要把映射的对应信号连接起来就可以，顺序可以颠倒）。

生成语句
规则结构
某些电路部分是由同类元件组成的阵列，这些同类元件叫规则结构，例如：随机RAM、只读ROM、移位寄存器等规则结构一般用生成语句来描述。
生成语句有两种形式：for_generate和if_generate
for_generate主要用来描述规则
if_generate主要用来描述结构在其端部表现出的不规则性，例如边界条件的特殊性
for_generate语句
标号：for 循环变量 in 离散范围 generate
                  并行处理语句；
            end generate 标号；
标号：用来作为for_generate语句的唯一标识符，可选项；
循环变量：它的值在每次循环中都将发生变化；
离散范围：用来指定循环变量的取值范围，循环变量的取值将从取值范围最左边的值开始并且递增到取值范围的最右边，实际上限定了循环次数
for_generate与for_loop语句很类似，但二者有区别。for_loop语句的循环体中的处理语句是顺序的，而for_generate语句中处理的语句是并行处理的，具有并发性。

if_generate语句
标号：if 条件 generate
            并行处理语句；
end generate 标号；
if_generate语句是并行处理语句，其中不允许出现else子语句

绿茶 2008-07-17 21:55 发表评论

VHDL语言的表达式

绿茶 — Sat, 05 Jul 2008 08:50:00 GMT

在VHDL中，表达式是通过不同的操作符连接多个操作完成的。
VHDL语言的操作符由：逻辑运算符、关系运算符、算术运算符。针对不同的数据对象，操作符的使用也不尽相同。

逻辑运算符
在VHDL中，逻辑运算符共6种：
NOT--取反； AND--与； OR--或；
NAND--与非； NOR--或非； XOR--异或；
适合逻辑运算符的变量有：std-logic、bit、std-logic-vector
对bit进行操作时，是按位操作的

算数运算符
+、-、*、/；
MOD--求模运算； REM--取余运算； +--正； - --负； **--指数运算； ABS--取绝对值；

关系运算符
=等于；/=不等于；<小于；<=小于等于；>大于；=>大于等于

并置运算符
并置运算符号“&”用于位连接。
使用规则：
1、并置运算符可用于位的连接，形成位矢量
2、并置运算符可用于两个位矢量的连接，以构成更大的位矢量
eg：
signal a,b,c:bit;
signal x,y:bit_vector(2 downto 0);
z<=a%b&c --z是3位的位矢量
w<=x&y --w是6位的位矢量

操作符的优先级

运算操作符类型	操作符	含义
乘除运算	NOT	取反
	ABS	取绝对值
	**	取幂
	*	乘
	/	除
	MOD	取模
	REM	取余
一元正负运算	+	正
一元正负运算	-	负
加、减、合并运算	+	加
	-	减
	&	合并
关系运算	=	相等
	/=	不相等
	<	小于
	<=	小于等于
	>	大于
	=>	大于等于
逻辑运算	AND	逻辑与
	OR	逻辑或
	NAND	逻辑与非
	NOR	逻辑或非
	XOR	逻辑异或

绿茶 2008-07-05 16:50 发表评论

VHDL语言中的数据

绿茶 — Sat, 05 Jul 2008 04:32:00 GMT

一、基本标识符
VHDL中，基本标识符有：“A-Z”，“a-z”，“0-9”以及“_"VHDL不区分大小写。标识符必须以字母开头，不能以下划线结尾，不能出现连续两个或多个下划线。

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二、数据对象
数据对象可看做数值的载体，有三种形式的对象：常量，变量，信号
常量声明格式：
constant 常数名：数据类型：=表达式
constant vcc:real:=3.1 --常数名vcc，数据类型real，赋初始值为3.1

变量声明格式：
variable 变量名：数据类型：=初始值、表达式
variable temperature:std_logic:='0'   --变量名temperature，数据类型std_logic，初始值为0
a(3 to6):=('1','1','1','0');   --段赋值
a(7):='0'      --位赋值

信号：信号是电子电路内部硬件连接的抽象，可以将结构体中分离的并行语句连接起来，并能通过端口于其他模块连接。信号可以随时间改变，不像变量赋值，立即生效，允许产生时延。
信号通常在实体(entity）、结构体和程序包中使用，但不能在进程中说名。
对信号赋值使用符号“<="号，允许产生时延（一般用delta表示延时），这和实际原件的传输延时特性吻合。
信号声明格式：
signal 信号名：数据类型：=初始值
signal a:bit:='0' --信号名a，数据类型是位数据，初值为0
注：赋值符号“：=与<=”的不同在于，：=赋值后，会立即生效，而不产生延时。
信号可以赋初始值，也可不赋。即取默认值，指定数据类型的最左值例如：
signal INIT:bit_vector(7 downto 0);    --定义信号INIT是位矢量
signal c:integer range 0 to 15;              --定义信号c的数据类型是整数类型，整数范围0-15
signal y,x:real;                                     --定义信号y、x数据为实数
y<=x;                                                 --经过delta延时后将x值赋给y

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三、数据类型
标准数据类型
常见的数据类型共有10种：

数据类型	含义	备注	eg.
整数		integer	+125，-345
实数	实数范围-1.0E38-1.0E38	real	1.0，——2.5e23
位	逻辑0或1	bit	‘1’，‘0’
位矢量	位矢量	bit_vector（双括号括起来）	“0110”
布尔矢量	逻辑真或假	boolean（只有true和false）
字符	ASCII字符	character	‘a’
时间	整数和时间单位	time，fs，ps，ns，us，ms，sec，min，hr time，fs，ps，ns，us，ms，sec，min，hr	20us
错误等级	VHDL程序在编译、仿真、综合过程的工作状态	severitylevel notewarning，errorfailure	note，warning可以忽略，error，failure不可忽略
自然数、正整数	整数的子集	natural，positive
字符串	字符矢量	string双引号括起来的字符序列	“start”

用户自定义数据类型
VHDL允许用户自定义数据类型
定义格式：
type 数据类型名称 is 数据类型定义；
VHDL常用的用户自定义类型包括枚举类型，整数类型，数组类型，子类型等
枚举型：
type 数据类型名称 is（元素1，元素2，......）；
eg. type color is（blue，green，brown）；
枚举类型，编码顺序是默认的，左边第一元素编码为0，以后依次加1.编码过程中自动将每个元素转变成位矢量，位矢量的长度由所列举元素个数决定。

整数类型，实数类型。
自定义的整数类型、实数类型是标准的整数、实数的子类型，是跟据特殊需要自己定义的。目的是降低逻辑综合的复杂型和提高芯片利用率。
定义格式：
type 数据类型名称 is integer range 整数范围；
type 数据类型名称 is real range 实数范围；

数组类型：
type 数组类型名称 is array 范围 of 数组元素的数据类型
type 数据类型名称 is array （range<>)of 数组元素的数据类型；
其中范围是用整数指明数组的上下界，是一个限定数组
例如：type stb is array （7 downto 0） of bit；
variable addend：stb --变量addend定义为std数组

子类型：子类型说明语句就是对已经存在的基本数据类型作一些范围限制，形成了新的一种数据类型，即子类型subtype
subtype定义格式：
subtype 子类型名 is 基本数据类型 range 约束范围
eg: type nat is integer range 0 to 999; --自定义整数类型nat是整数，范围0-999

IEEE标准数据类型“std-logic”和“std-logic-vector”
std-logic：标准逻辑位
std-logic-vector：标准逻辑矢量
std-logic定义了9种不同的值，增加了不定态“X”和高阻态“Z”
U--初始值； X--不定，未知； 0--0； 1--1； Z--高阻； W--弱信号不定，未知；
L--弱信号0； H--弱信号1； “ 一”--不可能状态

类型转换
类型转换函数表

函数名	功能
std_logic_1164程序包
to_std_logic_vector(a)	由bit_vector转换为std_logic_vector
to_bit_vector(a)	由std_logic_vector转换为sbit_vector
to_std_logic(a)	由bit转换为std_logic
to_bit(a)	由std_logic转换位bit
std_logic_arith程序包：
conv_std_logic_vector(a)	由integer、unsigned、signed转换为std_logic_vector
conv_integer(a)	由unsigned、signed转换为integer
std_logic_unsigned程序包：
conv_integer(a)	由std_logic_vector转换为integer

（以上内容是学习VHDL语言的一些网络笔记，以备后用）

绿茶 2008-07-05 12:32 发表评论

VHDL语言的基本结构

绿茶 — Fri, 27 Jun 2008 03:06:00 GMT

    VHDL语言通常包括库说明、实体说明、结构体说明3个部分。
library ieee;
use ieee.std_logic_1164.all;     --库说明
entity dff1 is
port(clk,d:in std_logic;
              q:out std_logic);
end dff1;                                   --实体说明
architecture rtl of dff1 is
begin
        process(clk)
        begin
                   if(clk'event and clk='1')then
                   q<=d;
                end if;
           end process;
end rtl;                                        --结构体说明

      VHDL提供5个库，IEEE库，STD库,VITAL库，自定义库和WORK库
IEEE库包含的常用程序包有：
      std_logic_1164：常用数据类型（其中有std_logic、std_logic_vector数据类型）和函数的定义、各种类型转换函数及逻辑运算。
      std_logic_arith：它在std_logic_1164的基础上定义了无符号数unsigned、有符号数signed数据类型并为其定义了相应的算术运算、比较，无符号数unsigned、有符号数signed及整数integer之间转换函数。
      std_logic_unsigned和std_logic_signed：定义了integer数据类型和std_logic及std_logic_vector数据类型混合运算的运算符，并定义了一个由std_logic_vector型到integer型的转换函数。其中std_logic_signed中定义的运算符是有符号数运算符。
       STD库是标准库，包含两个程序包：
       standard：定义了基本数据类型、子类型和函数及各种类型的转换函数等。
       textio文本程序包：定义了支持文本文件操作的许多类型和子程序等。在使用textio程序包之前，需要先写上use语句use std.txtio.all。
       VITAL库：使用VITAL可以提高门级时序仿真的精度，一般在VHDL语言程序进行仿真时使用。主要包含两个程序包。
       VITAL_timing：时序仿真包
       VITAL_primitives：基本单元程序包
       WORK库，是现行的工作库，设计人员设计的VHDL语言程序的编译结果不需任何说明，都将存放在WORK库中。WORK库可以是设计者个人使用，也可提供给设计组多人使用。

库说明的语法结构
library 库名；
use 库名.程序包名.项目名；

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实体说明

实体的电路意义相当于器件，在电路原理图上相当于元件符号，他是完整的、独立的语言模块
实体说明语句的语法：

entity 实体名 is
       port（端口1：端口方式1 端口类型1；
                 端口2：端口方式2 端口类型2；......）；
end 实体名

端口方式有五种：
in 输入类型信号从该端口进入实体
out 输出类型信号从实体内部经该端口输出
inout 输入输出类型信号既可以从该端口输入也可以输出
buffer 缓冲型与out类似但在结构体内部可以作反馈
linkage              无制定方向，可以与任何方向的信号连接

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结构体说明
结构体会给模块的具体实现，指定输入与输出之间的行为。
结构体语法如下：

architecture 结构体名称 of 实体名 is
           结构体说明部分；
begin
        结构体并行语句部分；
end   结构体名称；

结构体说明：对结构体内部所使用的信号、常数、数据类型和函数进行定义。
结构体并行语句：具体确定各个输入、输出之间的关系，描述了结构体的行为，是一组并行处理语句。
结构体对实体的输入输出关系可以用3中方式进行描述，即行为描述（基本设计单元的数学模型描述）、寄存器传输描述（数据流描述）、和结构描述（逻辑元器件连接描述）。不同的描述方式，只体现在描述语句上，而框架是完全一样的。

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（以上材料均取材与网络）

绿茶 2008-06-27 11:06 发表评论