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Testchip tape-out (1)

洪七 — Wed, 14 May 2008 13:28:00 GMT

Layout engineer task during tape-out stage as follow:
1) LVS check.
2) DRC check. If wholechip have awaived DRC, layout engineer must confirm with Designer.
3)ERC check.
4) Antenna check.
5) ESD check. (Careful check IO Pad).
6) Layer ID.
7) Laser Marker.
8) LOGO.

洪七 2008-05-14 21:28 发表评论

Power pick up guildline

洪七 — Sun, 14 May 2006 03:05:00 GMT

After a long routing, the voltage transmitted along the wire will have IR drop. In order to reduce IR drop effect, the designer often employ a gap block to pick up power via well potential.
But how long the wire routing ,we should insert a gap block?
the guildline is that when the power wire rout about 20~30 um, we should insert a gap block.
For example, UMC 90nm Process 8TSRAM Cell area is 2.3x0.905=2.08 um^2, we insert one gap block per 32 SRAM Cell in vertical direction .
UMC 0.18um Proces 8TSRAM Cell area is 3.04*3.36=10.2 um^2 , we insert one gap block per 8 SRAM Cell in vertical direction.

洪七 2006-05-14 11:05 发表评论

Power Pad guildline

洪七 — Sun, 14 May 2006 02:48:00 GMT

In experience, it must have one power pad per four IO pin. And the power pad should place symmetrically.

洪七 2006-05-14 10:48 发表评论

Design Stage Task

洪七 — Sun, 14 May 2006 02:43:00 GMT

At Design Stage. the critical task is to build critical path ( read path).

洪七 2006-05-14 10:43 发表评论

SRAM design flow

洪七 — Sun, 07 May 2006 08:06:00 GMT

SRAM Design Flow:
(1) Specification
(2) Kick off
(3) Architecture report
(4) Design report
(5) Layout View
(6) Postsim
(7) Tapeout report

1, Specification Stage
a. Build work directory and environment.
b. Write script which is used during design cycle.
c. Evaluate MOSFET Idsat, Model Charteristic.
d. Evaluate Miniarray Layout.
e. Evaluate Read and Write Speed.
f. Read correlative patent and database.

2, Kick off Stage
a, Build DSM_Kits File.
b, Write Project execute plan and manpower list.
c, Make schematic tast list. confirm the designers who take charge and check.
d. Write Kick off review PowerPoint.

3. Architecture Stage
a, Evaluate xydecoder
b, Evaluate YMUX Circuit
c, Evaluate Eq&Precharge Current
d. Signal Place and Routing

4. Design report
a. Interface Control Design
b. XYDecoder Design
c. WLDrv    Design
d. Tracking mechanism Design
e. YMUX Design
f. Sense  Amplifier Design
g. Eq&EqDrv  Design
h. Array  BL/BLB Twist mechanism
i. IO Driver Design

5. Layout Review
a. Layout Plan
b. Power Plan

6. Postsim
a. extract lpe
b.  Run post simulation
c.  Check function and performance

7. Tape out Review
a. Write Tape out review PowerPoint
b. Write Test document
c. Write  tape out  tooling form.

洪七 2006-05-07 16:06 发表评论

Plan Power

洪七 — Sat, 22 Apr 2006 03:55:00 GMT

          After finished the whole circuit design，before deliver to layout department , the circuit designer should make layout plan. The important thing among the layout plan is  power plan. How to evaluate the power plan quality? Now two rules should be followed:
Power metal Width:
(1)after long wire route, Power metal's IR drop should less than 20 percentage of   supply voltage.
(So you should calculate how much current will flow through the Power Metal, it is often the sum of banch current.)
(2) The average current of  per um Power metal should less than 1 mA.
The other rules is also need to notice:
(1) How much current can flow through one via ?
     Please check the TLR file of given process, it will explain at the Electomigration Rules   column. Please calculate the number of via is sufficient or not.
    Why need to concern the number of via?
           For example, If The Main Power supply metal is metal three at the vertical direction, and Metal two is supply power to every cell at the horizontal direction. If Metal two need to input 20mA current, but you only have one via2 which connect Metal3 and Metal2. If one via2 can only flow through 10mA current, Now how to ensure the Metal2 power supply source. The principle is similar as water pipe network. The Main pipe and banch pipe both are big enough to flow sufficient water , but if water faucet is very small. Now the water faucet will grow to be a bottleneck.

The another factor should be considered.
You should have strongly understand layout. you can evaluate the width of circuit layout and overall arrangement. Only this, you can confirm whether the Power wire have adequate place to layout.

洪七 2006-04-22 11:55 发表评论

三分频VHDL与verilog 实现讨论

洪七 — Sun, 14 Aug 2005 14:56:00 GMT

摘要: 转摘自 www.edacn.net(一个学习IC设计不错的论坛) LIBRARY ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;ENTITY feq_sel ISPORT(clk : INSTD_LOG... 阅读全文

洪七 2005-08-14 22:56 发表评论

死锁的思考

洪七 — Tue, 28 Jun 2005 07:11:00 GMT

来源于操作系统中的概念
什么是死锁? 产生原因死锁的是什么?

答：若系统中存在一组进程(两个或多个进程)，它们中的每一个进程都占用了某种资源而又都在等待其中另一个进程所占用的资源，这种等待永远不能结束，则说系统出现了“死锁”。或说这组进程处于“死锁”状态。

形成死锁的起因：

（1）系统资源不足：若干个进程要求资源的总数大于系统能提供的资源数。

（2）资源分配策略不当：

（3）进程推进顺序不合适。
集成电路设计中，死锁的含义呢？
（待续）

洪七 2005-06-28 15:11 发表评论

FIFO设计

洪七 — Wed, 08 Jun 2005 15:20:00 GMT

听张老师讲了三节课，加上自己看了些资料总算对FIFO有点眉目了。总结如下：

FIFO(First IN First Out)先进先出电路

实现数据先进先出的存储器件，FIFO的用途:普遍用作数据缓冲器,可以用在电话通讯网络的前端来同步输入的网络数据包。也可以用于顺序数据的缓冲，比如音频信号或视频信号。另一个广泛的应用是在处理器之间的通讯中。

FIFO的基本单元是寄存器，作为存储器件，FIFO的存储能力是由其内部定义的存储寄存器的数量决定 . FIFO存储器一般以数据量的深度X宽度的形式来说明所采用的基本结构

第一代FIFO存储器是基于“导向”理论的，数据从输入端被移到输出端，所需要的时间称为导向时间

每一个数据字需要一个状态触发器，因此对数据锁存的控制只能实现很短的FIFO的操作

以长度为8的FIFO为例说明其工作原理。入图所示

____________________

D, C, B, A ——> | 1 | 2 | 3 | 4 | 5 | 6 | 7 | 8|———>

两边的箭头表示数据移动的方向。A，B，C，D表示被处理的数据。1，2，3，4，。。。8表示FIFO的8个存储单元。表明这个FIFO中共有8个寄存器单元。每个寄存器单元可以存储一个数据。所以寄存器的单元越多，FIFO的存储能力就越强。每个寄存器单元的位宽与FIFO的输入和输出端的位宽是一致的。如果要处理的数据A，B，C，D是16位的数据，那么输入输出端及每个寄存器单元的位宽就都是16位。这个FIFO可以命名为8X16FIFO。它在每一个时钟上升沿到来时，数据向右移动一个存储单元。这样在时钟的控制下，数据从左到右通过存储单元

FIFO通常是双端口的存储器，其中一个端口用于写入数据，而另一个端口用于读出数据。可以同时对存储器字存储单元进行写入和读出操作。它的数据吞吐率是普通RAM的两倍。

FIFO型的存储器不需要由地址来存取数据。需要由另外的信号线（或标志）来指明存储器的内容状态。

现在的FIFO存储器采用SRAM单元来实现。它是基于带两个指针的环行FIFO结构的。要写入的数据的存储地址放在写指针中，而FIFO结构中要读出的第一个数据的地址放在读指针中

在复位后，两个指针都指向存储器的同一个字单元。每次写操作后，写指针指向下一个存储单元。对数据字的读取操作，会把读指针指向下一个要读取的数据字

读指针就不断地跟随写指针，当读指针跟上写指针后，FIFO的结构里面为空。

如果写指针追上读指针，FIFO结构里面的数据是满载的。

如果从硬件上来实现循环存储器，可以用双端口的SRAM来存取数据。指针具用二进制计数器的特征，它用于产生SRAM的存储器地址

同步FIFO存储器的基本结构包括存储器阵列，标志逻辑和扩展逻辑（图太难画了，就不贴了）。

存储器阵列由双端口存储单元构成。允许同时对存储单元的两个端口（读端口和写端口）进行存取。

标志逻辑用于比较两个地址指针的值，如果两个值的比较结果为零，FIFO存储器为全空，同时全空标志为真。如果两个值的比较结果等于存储器的容量深度，说明存储器全满，同时全满标志为真。

还可以设置其他一些标志，比如半满，可编程接近满，可编程接近空等。它们也通过对偏移量寄存器中的编程值和存储器阵列中的字的数量进行比较来生成

（在张老师的课上，讲到读写时序的时候，关于标志逻辑，讲的太快，没有太深的体会，还需要看书1）

扩展逻辑通过对多个模块按容量深度扩展结构进行的级联来形成更深的FIFO存储器，采用令牌传递方法来实现逻辑上容量更深的FIFO。

在普通模式下（没有进行容量，深度级联的模式），每一个地址在到达最大值后，会跳会到零。

在容量深度扩展模式下，当地址指针到达最大值后，一个脉冲信号会送到扩展端口，该端口把令牌传到另一个FIFO存储器中，（直到令牌重新传回来，这个地址指针才会增加）（这个地方还有点模糊，有待解决。问过张老师，他却给我讲的是两个FIFO的乒乓操作。由于我的思路不是很清晰，也没有继续问下去。当时张老师也要开始讲课了，不好再打扰。）

字宽扩展，可以使FIFO存储器有更宽的数据通路

在字宽扩展模式中，读操作，写操作和重传输都一样。要在字宽上扩展多个FIFO存储器，必须同时通过对每个存储器的状态标志进行与操作生成“混合标志”。混合标志也包括全空标志和全满标志。这样才能保证FIFO存储器保持同步。

洪七 2005-06-08 23:20 发表评论